[논리설계] Verilog-HDL 설계

1. 기본

 1) Module

 - top module

 - 하위 module

 - test module

modul module_name(port_list);
	port 선언
    reg 선언
    wire 선언
    parameter 선언
    
    gate modeling
    data flow modeling
    behavioral modeling
    structural modeling
    하위모듈 호출
endmodule

 - Verilog HDL로 표현되는 논리회로는 "module~endmodule" 안에 있어야 함

 - 모든 문장은 ; 로 끝나고, "end~"로 시작하는 예약어에는 ; 없음

 - 이름 또는 식별자는 소문자와 대문자를 구별

 - 예약어는 반드시 소문자임

 - module 이름은 영문자와 언더바로 시작 가능

 - 주석은 // 또는 /* */

 

 2) Port 

 : port 방향 [n-1:0] 이름

 

 -input, output, inout

 -input[7:0] ina, inb // 8bit짜리

 

 3) Data types

  - Net data type : 하드웨어 선

    :wire (wire[15:0] mult // 16bit) , tri, supply0, supply1

 

  - Variable Data type : 데이터를 저장할 수 있는 연결

  - reg : always 문에 의해 만들어지는 신호, 값을 기억하는 소프트웨어의 변수와 유사한 역할

  - integer : signed 32-bit variable

 

 4) 지원하는 신호 : 1, 0, Z(High-impedance), X(Unknown value)

 5) 벡터상수 표현방법 [신호의 길이]['][진수][신호의 값]

  : h(16진수), o(8진수), d(10진수), b(2진수), sh(signed 16진수) ...

 

  - 4'b1010 : 2진수 1010

  - 'ha : 16진수 a

 

 6) parameter 

  - 상수 정의 

   : parameter [범위] 이름 = 식;

  ex) parameter size = 8; 

 

 

 7) Instance : 다른 module이나 gate primitive를 어떤 module에서 호출해서 사용할 때 instance라고 함

     

   - Port 이름에 의한 연결 : 상하위 계층 모듈의 이름은 반드시 일치해야 함.

   - Port list 순서에 의한 연결  : positional mapping(기술 순서대로 mapping)

//OR Gate
module or2(a, b, o);
  input a, b;
  output o;

endmodule

//Half Adder
module hadder(x, y, s, c);
  input x, y;
  output s, c;
  
endmodule;

module full_adder(fco, fsum, cin, a, b);
  output fco, fsum;
  imput cin, a, b;
  
  wire c1, s1, c2;
  
  half_adder u1(c1, s1, a, b); 
  half_adder u2(.a(s1), .b(cin), sum(fsum), .co(c2); //둘 다 포트 순서 중요. 둘 다 가능
  or u3(fco, c1, c2);
  
endmodule

 

 

2. Gate Level Modeling 

 : Gate 원시 함수 제공

//And Gate
module and2(a, b, o);
  input a, b;
  output o;
  
  //1. GateLevel M
  and and2(o,a,b); // 순서 중요!! 출력, 입력, 입력임
  
endmodule

 

 

3. Register Transfer Lever (RTL)

 : assign 문으로 신호 연결

//Half Adder
module hadder(x, y, s, c);
  input x, y;
  output s, c;
  
  assign c = x&y;
  assign s = x ^ y;
endmodule;

 - 왼쪽에는 출력하는 벡터나 결합벡터 (출력 , wire(net))

 - 오른쪽에는 레지스터, 넷, 함수호출 등 출력 빼고 전부 가능 

 - 오른쪽 값이 변하면 왼쪽값도 바로 변함

//And Gate
module and2(a, b, o);
  input a, b;
  output o;
  
  //1. GateLevel M
  and and2(o,a,b); // 순서 중요!! 출력, 입력, 입력임
  
  //2. RTL M
  assign o = a&b;
  
endmodule

 

4. Behavioral Modeling

 : 가장 높은 추상화 단계의 하드웨어 모델링 기법

  - initial, always@, if-else, case, 반복문

 

  1) initial 문

    - verilog HDL은 모든 구문이 병렬적으로 실행됨

    - initial문은 시뮬레이션 시작과 함께 시작하여 딱 한 번 수행된다

    - 각 블럭들은 독립적으로 실행되어 동시에 시작한다

    - 초기값 설정시, 그리고 testbench에서 사용된다.

    - 여러 개의 동작을 실행한다면, 시작과 끝에 begin과 end가 있어야 한다.

    - initial 에서 할당되는 신호는 reg로 선언되어야 한다.

`timescale 1ns/ 1ps // 1000으로 쪼개자
module test1;
  reg x, y, a, b, m;
  initial m= 1'b0;
  initial 
  	begin
    	#5 a=1'b1;//5ns
        #25 b=1'bo; //30ns
    end
  initial 
  	begin
    	#10 x=1'b0; //10ns
        #25 y=1'b1; //35ns
    end
  initial #50 $finish //50ns
endmodule

 

  2) always문

 

always@(이벤트)
  begin
     동작
  end
  

  - always문 블록에는 반드시 이벤트가 있어야 한다.

  - always문 내에서 할당되는 신호들은 reg로 선언되어야 한다.

  - always 구문이 여러개 올 수 있으나, 각각은 서로 다른 결과를 만들어 내야함. 다른 always에서 같은 것 건드리면 안됨

  - 이벤트 시그널이 변하면 동작함

  - 조합회로에서 공급되는 모든 신호들은 @event signal에 존재해야 함

  - 조합회로에서 always문 안에서는 non-blocking 대입문(<=)을 사용.

 

//4bit 가산기

module ADD_4bit(out, in1, in2);
   input[3:0] in1, in2;
   output[4:0] out;
   
   reg[4:0] out;
   
   always@(in1, in2)
    begin
       out = in1 + in2
    end
 endmodule

  - 만약 behavior modeling시 조건이 없으면 무한루프임

module clock_test;
  reg clock;
  
  initial clock = 1'b0;
  always #10 clock = ~clock;
  initial #50 $finish;
  
endmodule

 - blocking 문 : 블록 내에서 순차적인 진행, 하나의 대입이 끝나고 나서 다음 대입을 한다. 조합회로에 적합

 - nonblocking 문 : 병렬적인 진행, 오른쪽 처리가 완전히 끝나고 나면 일제히 왼쪽에 대입, 순차회로에 적합

 

 3) if 문

  : if(조건) 문장;

  

   if(조건) 문장;

   else if (조건) 문장;

   else 문장;

 

   if(조건)

    begin

       문장1;

       문장2;

    end

 

..

 

  4) case 문

 

  case(수식)

   조건1:

     begin

       문장1;

       문장2;

      end

    조건2:

       문장;

    default: 문장;

  endcase;

//And Gate
module and2(a, b, o);
  input a, b;
  output o;
  
  //1. GateLevel M
  and and2(o,a,b); // 순서 중요!! 출력, 입력, 입력임
  
  //2. RTL M
  assign o = a&b;
  
  //3. Behavioral M
  always@(a or b)
  begin
    if(a==1'b1 && b==1'b1)
      o = 1'b1;
    else
      o = 1'b0;
    end
    
endmodule

 

  5) Function 문

   : 네트 = function 이름 (인수 이름, ..., 인수이름) 으로 호출

 

 

 

5. Test Bench : Verilog-HDL을 설계한 회로를 검증하기 위한 목적으로 Simulation Pattern을 서술하는 문장

 : $stop (일시정지), $finish(완전 종료), $monitor, $strobe, time